Optimal Design of DPLL based on FIR Filter

DPLL(Digital Phase-Locked Loop)은 기본 회로로서 디지털 검출기, 디지털 루프 필터, 전압 제어 발진기, 분배기 등으로 구성된 회로 중 하나로 전기 및 회로 분야 등 많은 분야에서 널리 사용되고 있다. DPLL 성능 향상을 위해 디지털 루프 관련 연구가 활발히 수행되고 있으며, 수학적 알고리즘인 IIR(Infinite Impulse Response) 기반의 상태 추정기가 사용된다. 본 논문에서는 FIR(Finite Impulse Pulse Response) 상태 추정기 기반의 DPLL을 제안하며 기존의 오차 공분산을 갖는 최적의 FIR 필터보다 부정확한 상황에서 강인한 성능을 갖는 Frobenius 놈 기반 상태추정기 기반 DPLL을 제안한다. Frobenius 놈 기반 FIR 필터는 이득의 크기를 최소화 하는 방법으로 외란의 강인한 성능을 지니며, 본 논문에서는 Frobenius 놈 이득을 최적화하기 위해 수치적 방법을 제안한다. 시뮬레이션에서 기존 DPLL과의 성능 비교를 통해 제안한 DPLL의 우수한 성능을 검증한다.