A Fast Locking Dual-Loop PLL with Adaptive Bandwidth Scheme

본 논문에서는 루프 대역폭을 조절하여 빠른 위상 고정 시간을 갖는 새로운 구조의 이중 루프 위상고정루프를 제안하였다. 위상고정루프가 out-lock 상태일 때는 채널 간격의 1/10보다 더 큰 대역폭을 갖도록 하였으며, in-lock 부근에서는 채널 간격의 1/10 보다 더 작은 좁은 대역폭을 갖도록 하였다. 제안된 위상고정루프는 표준 CMOS 0.35㎛ 공정으로 HSPICE를 이용하여 설계 하였다. 시뮬레이션 결과 PLL의 대역폭을 200㎑ 채녈 간격 보다 14배 크게 하여 80㎒의 주파수를 변화시키는데 50㎲의 빠른 위상고정 시간을 갖는 것으로 나타났다.